[an error occurred while processing this directive]
Вот Вам пример из IEEE Verilog Std 2001(+), а то, что Aсtive-HDL не полностью поддерживает стандарт это давно известно
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено cdg 26 января 2005 г. 09:57
В ответ на: Спасибо за код, но все же не то, что нужно :) отправлено xdan 25 января 2005 г. 20:11

Page 161:


Example:
This example defines a function called clogb2 that returns an integer which has the value of the ceiling of
the log base 2.
An instance of this ram_model with parameters assigned:
ram_model #(32,421) ram_a0(a_addr,a_wr,a_cs,a_data);
module ram_model (address, write, chip_select, data);
parameter data_width = 8;
parameter ram_depth = 256;
localparam adder_width = clogb2(ram_depth);
input [adder_width - 1:0] address;
input write, chip_select;
inout [data_width - 1:0] data;
//define the clogb2 function
function integer clogb2;
input depth;
integer i,result;
begin
for (i = 0; 2 ** i < depth; i = i + 1)
result = i + 1;
clogb2 = result;
end
endfunction
reg [data_width - 1:0] data_store[0:ram_depth - 1];
//the rest to the ram model

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru