[an error occurred while processing this directive]
Вопрос к мастерам в области Verilog HDL
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено xdan 24 января 2005 г. 15:18


Как такое описать на верилоге.
У модуля есть сигнал в размер которого зависит от параметра этого модуля,
но связь между параметром и размером нельзя вычислить с помощью простой формулы,
зато это можно вынести в функцию (по крайней мере в VHDL).

package some_pack is
function some_func(length : natural) return natural;
end some_pack;

package body some_pack is

function some_func(length : natural) return natural is
variable result : natural;
begin
-- ... some kind of algorithm
return result;
end some_func;

end some_pack;

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use work.some_pack.all;
entity some_unit is
generic(
some_param : natural:=12
);
port(
some_signal : in std_logic_vector(some_func(some_param) - 1 downto 0)
);
end some_unit;


Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru