[an error occurred while processing this directive]
[an error occurred while processing this directive]
|
Странно, но второй модуль подозрительнее первого - если CLR и
CE = 0, то Q неопределён, а значит будет синтезирован дополнительный
latch, хотя именно это скорее всего заставляет второй модуль работать
- обманывает Xilinx. Попробуйте убрать "else out<=in;" из первого
модуля, интересно что выйдет.
E-mail: info@telesys.ru