|
Понравился FPGA Advantage: удобный ввод проекта, передача на синтез, на симуляцию. Все хорошо, только MidelSim - уж больно тяжелый интерфейс. Симулять весь проект - тут можно и попыхтеть с тест-бенчем. А если нужно по-быстрому проверить узелок, то замучаешься с ним. Я так просто перебрасывал полученный VHDL в Алдек и симулял там. Но за последнее время Алдек сильно набрал в весе и по каждой мелочи его дергать то же влом. Не подскажете,может есть какой легковесный VHDL-симулятор с интерфейсом типа Мах-plusII,что бы на входа прямо вейвформы рисовать? Или еще какое решение?
E-mail: 
info@telesys.ru
