|
|
Заметил такую странность. Если входной триггер помещен в IOB - то в таблице setup time = 2.8 ns, hold time = 0. То есть разница hold - setup = 2.8 ns. Если же в IOB только входной буфер, а входной триггер где-то внутри схемы, да еще после слоя логики - то setup time слегка разное, но разница hold-setup = 0.742 ns у всех входов. Мне кажется, это противоречит здравому смыслу, тем более, что более-менее точное согласование setup time с констрентами достигается за счет компенсации задержки в логике на входе и в цепях клока. В связи с этим возникают несколько вопросов:
1. Какова погрешность цифр, выдаваемых Xilinx Timing Analizer?
2. Включают ли эти цифры неопределенность, связанную с изменением напряжения питания и температуры?
3. Насколько хорошо учитывают эти цифры разброс параметров кристаллов?
E-mail: 
info@telesys.ru
