[an error occurred while processing this directive]
|
потому как с этим САПР работает правильно.
Правильно было бы посмотреть в FPGA Editor-е.... но эт излечимо.
Есть такой файл <имя проекта>.mrp - log-file после маппирования. Вот там есть табличка IOB properties, в столбце Reg(s) и написано есть ли триггер и какой.
Нежелаемая логика может в действительности оказаться VITAL моделью. Это чтобы делать корректно backannotation для VHDL-я есть такая спецификация. Если так, то в тех моделях просто задержки для моделирования и никакого отображения реальной логики.
Не использовать reset - не правильно. Подозреваю вы просто неправильно описали IO.
E-mail: info@telesys.ru