[an error occurred while processing this directive]
Ну, тут, имхо, различия больше синтаксические. (+)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено dxp 22 ноября 2004 г. 11:00
В ответ на: Да это не совсем то (+) отправлено SM 22 ноября 2004 г. 10:09

Главное отличие в том, что AHDL позволяет объявлять объекты в одном месте, а подсоединять порты в другом. Верилог так делать не дает - объявил модуль - будь добр сразу порты нарисовать. Согласен, это не всегда удобно. Зато в AHDL объекты можно объявлять только в секции variable, те, что в логической секции - это уже инлайны. Тут тоже есть определенное неудобство (наподобие, как в С все переменые должны быть объявлены в начале блока, а в С++ это можно делать где удобно).

Что касается дополнительных условий по подсоединению портов - тут тоже этот же путь - внутри for'а пишешь if и порты должны подсоединяться по условию. Но правда я еще не пробовал. :)


Про вериложный generate - тут да, есть с ним траблы. Альдек 6.2 тут тоже капризничает. Но это, думаю, временные трудности - дело относительно новое, в следующих версиях поправят.


Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru