[an error occurred while processing this directive]
Verilog выход в виде массива [a..0][b..0] по примеру AHDL
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено S_Alex 09 ноября 2004 г. 22:59

Можно-ли в Verilog назначить на выход (вход) массив по примеру AHDL out[7..0][3..0]

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru