Отправлено V61 15 ноября 2004 г. 17:43 В ответ на: Это я читал. Там совсем не про то - там VHDL vs Verilog в контексте описания состояний конечного автомата. (+) отправлено dxp 15 ноября 2004 г. 17:07

Отладили переходы, затем "вписываем" для каждого состояния действия.
Ошибиться (механически) тяжелее, чем если это будет в разных процессах.
А читабельность теряется из-за загруженности текста.
А так
Casex ({state,sign})
{st1,s0} : state = st2;
{st1,s5} : state = st4;

По моему так допускается. Четко видно, откуда, куда и по какому сигналу.
Тоже самое для каждого исполнительного устройства,
Casex (state)
st1 : A = B;
st5 : A = C;
без всяких "begin","if" и т.п.

• Так ведь оно на деле не так гладко. — dxp   (16.11.2004 07:01, 1209 байт)