[an error occurred while processing this directive]
Допускается, это Verilog-2001.
(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))
Отправлено
SM
10 ноября 2004 г. 14:46
В ответ на:
А разве такое допускается?
отправлено V61 10 ноября 2004 г. 13:37
Составить ответ
|||
Конференция
|||
Архив
Ответы
А где он стоит?
—
V61
(11.11.2004 12:08, 103 байт)
Синплифай 7.51 и выше поддерживают. Актив-ХДЛ 6.2 тоже поддеривает.
—
dxp
(12.11.2004 11:03,
пустое
)
Актив-ХДЛ 6.2 не поддерживает generate.
—
druzhin
(15.11.2004 09:24,
пустое
)
А presto hdlc (запчасть synopsys DC) кстати тоже его не поддерживает :(
—
SM
(16.11.2004 12:52,
пустое
)
Это есть баг.
—
dxp
(15.11.2004 11:15, 164 байт)
Quartus и Synopsys DC без вопросов, причем с давних времен. А других пакетов не приходилось юзать.
—
SM
(11.11.2004 20:49,
пустое
)
И самый симуляторный симулятор :) (Verilog-XL) на ура понимает.
—
SM
(11.11.2004 20:53,
пустое
)
А это чудо под винду бывает? И если бывает, то где?
—
dxp
(12.11.2004 11:22,
пустое
)
Не интересовался про виндовую версию.
—
SM
(12.11.2004 11:55,
пустое
)
Точнее когда-то в древности юзал леонардо, но тогда верилог-2001 не знал :)
—
SM
(11.11.2004 20:51,
пустое
)
Это допускалось и в старом Verilog, главное...
—
MAZZI
(11.11.2004 10:34, 293 байт)
Сорри, но речь тут о "output reg"
—
SM
(11.11.2004 20:50,
пустое
)
только писать надо "output reg ...."
—
SM
(10.11.2004 14:47,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru