[an error occurred while processing this directive]
Маленькая проблемка я не понимаю Verilog
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
И можно ли вообще объединять VHDL и VERILOG модели
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru