как правило такие памяти предполагают define на соотстветствующую временную модель («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] как правило такие памяти предполагают define на соотстветствующую временную модель

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено yes 03 ноября 2004 г. 13:50
В ответ на: Подскажите как подключить Verilog модель к VHDL проекту отправлено Serega Doc 03 ноября 2004 г. 10:53

ну то есть производитель производит, например на 100, 80 и 60 нс
а модель одна

называют их как-нибудь ts100 или pq60 (см. исходник)

можно либо в параметры коприляции добавить +define=xxNNN

или в исходнике `ifdef поправить

Отправка ответа