Отправлено Дмитрий 02 ноября 2004 г. 13:11

Может быть кто знает как в ModelSim выводить в основное окно сообщения при моделировании vhdl-файла? Пользуюсь
assert FALSE report "********* processing ********" severity NOTE;
но это статичное сообщение, а хотелось бы например выводить значения переменных.

• Не знаю что значит "статичное". Переменные им же вывожу. Есть ещё просто report, оно короче. Внутрь процесса (цикла) его... — zlyh   (02.11.2004 16:12, пустое)
• Ответ:поищи в инете vhdl verification course там про это хорошо написано — vitus_strom   (02.11.2004 15:11, пустое)
• Ответ: По моему есть стандартный пакет TEXTIO, он поддерживает такого рода функции. В крайнем случае посмотрите созданный самим моделсимом VHDL Test Bench это файлы с расширением *.vhw, это и есть реальный пример... — Ostec   (02.11.2004 14:25, пустое)