Огромное спасибо. Скажите а как можно программу перевести из VHDL в Verilog («Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Огромное спасибо. Скажите а как можно программу перевести из VHDL в Verilog

(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))

Отправлено Serega Doc 29 октября 2004 г. 15:48
В ответ на: Все просто: отправлено dxp 29 октября 2004 г. 13:46

У меня есть testbench написанный в VHDL при компиляции все ОК
При моделировании ошибка: # ELAB2: Fatal Error: ELAB2_0039 Unresolved hierarchical reference to parameter "HSYNC~I.operation_mode" from module "test_vd_64x8.U3" (object of specified class not found).
Не в курсе в чем дело.
Testbench написан на VHDL. Verilog незнаю.

Составить ответ ||| Конференция ||| Архив

Ответы

Тут не подскажу. VHDL знаю весьма поверхностно. — dxp (29.10.2004 15:56, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа