Отправлено SM 29 октября 2004 г. 09:25 В ответ на: Это совсем не то! отправлено dxp 29 октября 2004 г. 07:38

к таким схемам. Так как много работаю с синопсисом, а там почти аналогично RTL показывают. По технологическим ячейкам....

• Но вопрос-то был, как логику отследить. А этого к сожалению нет. Хотя не понимаю, что сложного в этом. — dxp   (29.10.2004 10:37, пустое)
  • Что-то я Вас не понимаю (+) — SM   (29.10.2004 12:10, 182 байт)
    • RTL это несколько не то, что хочется - — dxp   (29.10.2004 13:27, 288 байт, картинка)
      • Скачивай симплифай, лечи по рецепту с конфы и всё у тебя будет. Я так и сделал. — druzhin   (01.11.2004 17:45, пустое)
        • Здрасте! :) А меня что, не оно, что-ли. И картинку я ведь из него выдрал. Вы немного не поняли, о чем речь - речь шла о том, что в Квартусе такого, к сожалению, нет. — dxp   (02.11.2004 07:44, пустое)
      • А, не, мне обычно не интересно (+) — SM   (29.10.2004 15:31, 163 байт)
        • Не, эт конечно, приличный по размерам проект замаешься разбирать. Но конкретная реализация конкретного фрагмента бывает очень кстати. — dxp   (29.10.2004 15:54, 84 байт)
  • Выходит что поле квартуса можно только эксперементально на кристале все проверять — Serega Doc   (29.10.2004 10:46, пустое)
    • Почему же? Не только (+). — dxp   (29.10.2004 10:58, 995 байт)
      • Выходит можно моделировать выходной файл скажем в Aldec Active-HDL и верить результатам — Serega Doc   (29.10.2004 11:25, 274 байт)
        • В Квартусе надо (+) — dxp   (29.10.2004 11:44, 426 байт)
          • Подскажите как задать нетлист и SDF файл — Serega Doc   (29.10.2004 12:15, 47 байт)
            • Все просто: — dxp   (29.10.2004 13:46, 1037 байт)
              • Огромное спасибо. Скажите а как можно программу перевести из VHDL в Verilog — Serega Doc   (29.10.2004 15:48, 336 байт)
                • Тут не подскажу. VHDL знаю весьма поверхностно. — dxp   (29.10.2004 15:56, пустое)
          • Как задать сигнал в квартусе если скважность меньше 1% — Serega Doc   (29.10.2004 12:11, пустое)