Отправлено yes 15 октября 2004 г. 15:07 В ответ на: Ну на VHDL такие хитрые задержки делаются на раз :)) отправлено -=Sergei=- 15 октября 2004 г. 14:38

и почему не дружит - NC-Verilog, NC-VHDL - практически один пакет.

в Verilog есть define - который очень полезен при писании тестбенчей, а для VHDL с конффигурациями - запаришься

во вторых в VHDL SDF подключается через жопу и нет стандарта на PLI|VPI (очень полезно для серъезного моделирования)

• Через два присвоения (+) — -=Sergei=-   (15.10.2004 15:12, 264 байт)
  • ну XL - класный инструмент, смотрите PLI - сможете запрограммировать что угодно — yes   (18.10.2004 11:02, пустое)
  • А еще в Верилоге нет состояний "H" или "L" — -=Sergei=-   (15.10.2004 15:14, 10 байт)
    • в верилоге по-моему 9 состояний "силы драйвера" - то есть очень сильная 1, не очень но сильная, средняя и т.д. — yes   (18.10.2004 10:57, 49 байт)
      • Дык, в вхдл всё в библиотеках, как и в цпп. Разве это плохо.. Идеология такая.. — Dr.Alex   (18.10.2004 13:40, пустое)
        • универсальность штука приятная, но специализированность, имхо, полезнее — yes   (18.10.2004 15:37, 91 байт)
          • Кто знает, мож и надо кому (+) — Dr.Alex   (18.10.2004 16:14, 545 байт)
    • Это там сделано через tri0, tri1, weak и прочую лабуду. — Dr.Alex   (15.10.2004 17:48, пустое)
      • если не путаю (никогда таким не пользовался), но эту "силу" можно в assign прописать (че-то там в скобочках) — yes   (18.10.2004 10:59, пустое)
        • примерно так (+) — Dr.Alex   (18.10.2004 13:34, 331 байт)