Отправлено yes 15 октября 2004 г. 11:02 В ответ на: Спасибо,мы с Вами как-то уже обсуждали этот вопрос (+) отправлено Кн 15 октября 2004 г. 09:43

я помню обсуждение механизма симулятора -
то есть у VHDL как бы память на один waveform - то есть каждый последующий оператор стирает предыдущий
а в верилоге такие конструкции попадают в очередь, то есть все события попадают в очередь и по мере того как доходит время до их исполнения исполняются

по моему мнению в VHDL неправильно - так как нарушается параллельность кода - результат зависит от порядка следования _параллельных_ операторов
но это уже обсуждали :) и вопрос правил игры (хотя те кто придумывал VHDL, имхо, не секли фишку)

• Ну, не совсем (+) — Кн   (15.10.2004 11:35, 353 байт)