[an error occurred while processing this directive]
|
Вы прислали мне пример на Verilog
здесь корректно моделируется
инерциальная задержка в смысле языка VHDL,
а вот команды Verilog типа
aq <= #10 1;
это нечто другое, поскольку отмены
предыдущих транзакций не происходит.
Поэтому мне стало интересно что имел в виду Dr.Alex
module MUX (A,B,S,C);
input B,A;
input S;
output C;
assign C=(S)?A:B;
specify
specparam In_to_q=20, s_to_q=10;
(A => C) = In_to_q;
(B => C) = In_to_q;
(S *> C) = s_to_q;
endspecify
endmodule
module tst;
reg at,bt,st;
wire ct;
MUX mux1(at,bt,st,ct);
initial
begin: stim
st <= #10 0;
at <= #10 0;
bt <= #10 0;
bt <= #50 1;
st <= #55 1;
end
endmodule
E-mail: info@telesys.ru