[an error occurred while processing this directive]
|
Я при помощи него делал ASIC (!) на AHDL. С такой схемой AHDL->xport->Synopsys. И никаких проблем не нашел, хотя на AHDL было написано абсолютно все, включая процессор.
А насчет растягивания кода, так это правильно. Многие простейшие конструкции AHDL требуют при переходе на verilog/VHDL разделения на отдельный always/process, отдельный мультиплексор (или объединитель по И/ИЛИ), и собственно необходимую по RTL логику. Такова уж судьба, нету ни в одном из других HDL кое-каких возможностей, заложенных в AHDL (в части DEFAULTS + IF/CASE в любом месте кода и полного отсутствия списков чувствительности как явного излишества).
E-mail: info@telesys.ru