[an error occurred while processing this directive]
|
если конечно оба клока имеют между собой синхронность и вероятность метастабильности не велика, либо эта вероятность не портит MTBF ниже допустимого уровня. Если же они асинхронные друг относительно друга, я бы сделал так (добавка дополнительного триггера-синхронизатора):
reg [1:0] clkdly;always @(posedge FastClk)
begin
clkdly[0] <= SlowClk;
clkdly[1] <= clkdly[0];
if (dline == 2'b01)
begin
// instructions
end
end
E-mail: info@telesys.ru