Отправлено MAZZI 12 августа 2004 г. 16:18

как засунуть в объявлении портов какую либо функцию (Verilog)? не используя макрос `define, т.к. он проблему не решает, по причине его малых габаритов в одну строчку (есть в С расширение строки define = \, пробовал в Verilog, синтезатор не понимает).

• интересно бы посмотреть пример с короткой строчкой `define — yes   (13.08.2004 09:56, 32 байт)
• Ответ: а оно тебе прям так необходимо? Я считаю это бы выглядело некрасиво. — axalay   (13.08.2004 09:11, пустое)
  • Ответ: пример. Может кто поможет с решением? Буду признателен :). — MAZZI   (13.08.2004 11:14, 1833 байт)
    • Log2 - библиотечная функция. — V61   (13.08.2004 11:41, 81 байт)
      • это библиотечная функция в VHDL, а не в Verilog, где её описание посмотреть на VHDL? — MAZZI   (13.08.2004 12:54, пустое)
        • Описание где-то затерялось. — V61   (13.08.2004 13:42, 267 байт)
          • моя идея была переложить эту функцию из VHDL в Verilog, есть ещё Verilog-A для аналоговой схемоты, там logarithm стандартная функция, банальная мысль: почему в обычный не заложили эту функцию? Если кто че придумает, ДЕЛИТЕСЬ :) — MAZZI   (13.08.2004 14:52, пустое)