Охо-хо...опять чистое железо, неужели нет языковых средств формирования точных задержек? ясно,что тактовая в схемах разная , но все-таки привязаться то можно к входной частоте? («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Охо-хо...опять чистое железо, неужели нет языковых средств формирования точных задержек? ясно,что тактовая в схемах разная , но все-таки привязаться то можно к входной частоте?

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено victel 09 августа 2004 г. 23:53
В ответ на: Адназначна! отправлено SM 09 августа 2004 г. 23:47

А CLKDLL нельзя использовать для формирования точной задержки за счет сдвига фазы?

Составить ответ ||| Конференция ||| Архив

Ответы

Ответ: (+) — SM (10.08.2004 00:02, 388 байт)
- Спасибо. CLKDLL - это у Xilinx библиотечный элемент clock delay locked loop. — victel (10.08.2004 00:22, пустое)
  - Кстати задержка на N тактов вроде в мегафункциях есть... (+) — SM (10.08.2004 00:25, 151 байт)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа