[an error occurred while processing this directive]
Адназначна!
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
SM
09 августа 2004 г. 23:47
В ответ на:
А для формирования задержки асинхронных сигналов нужно строить доп схемы с использованием более высокой опорной частоты?
отправлено victel 09 августа 2004 г. 23:42
Составить ответ
|||
Конференция
|||
Архив
Ответы
Охо-хо...опять чистое железо, неужели нет языковых средств формирования точных задержек? ясно,что тактовая в схемах разная , но все-таки привязаться то можно к входной частоте?
—
victel
(09.08.2004 23:53, 83 байт)
Ответ: (+)
—
SM
(10.08.2004 00:02, 388 байт)
Спасибо. CLKDLL - это у Xilinx библиотечный элемент clock delay locked loop.
—
victel
(10.08.2004 00:22,
пустое
)
Кстати задержка на N тактов вроде в мегафункциях есть... (+)
—
SM
(10.08.2004 00:25, 151 байт)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru