[an error occurred while processing this directive]
|
Проект написан на Verilog, в Act*iveH_DL6.2, компилится в QII4.0 (раньше писал на AHDL и симулировал в Max+).
В схеме есть перевод входного асинхронного сигнала к внутреннему клоку - 2 последовательно включённые D регистра.
При временном моделировании симулятор ругается на несоответствие времени предустановки/удержания (справедливо ругается), а регистр до следующего такта переводится в неопределённое состояние (х) и вся схема соответственно через пару тактов тоже.
Как просимулировать схему, ситуция то вроде стандартная?
E-mail: info@telesys.ru