[an error occurred while processing this directive]
Подскажите начинающему по временной симуляции (+)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено Builder 09 августа 2004 г. 17:21

Проект написан на Verilog, в Act*iveH_DL6.2, компилится в QII4.0 (раньше писал на AHDL и симулировал в Max+).
В схеме есть перевод входного асинхронного сигнала к внутреннему клоку - 2 последовательно включённые D регистра.
При временном моделировании симулятор ругается на несоответствие времени предустановки/удержания (справедливо ругается), а регистр до следующего такта переводится в неопределённое состояние (х) и вся схема соответственно через пару тактов тоже.
Как просимулировать схему, ситуция то вроде стандартная?


Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru