|
|
Спасибо,A_S_N.Буду разбираться.
На счет прог и схем, просто я пока больше с прогами работал, вот и закрепилась такая терминалогия.Так же я хотел бы уточнить т.к. сам не понял, содержит ли данная схема макросы? Мне их нельзя использовать(по крйней мере частично), т.к. это учебная задача.
Книжку почитал тока одну местного автора т.к. других пока не нашел:)
И еще, я схемы компилирую в Altera Max2+, если это играет роль.Думаю что нет.
А теперь мой вариант схемы(которая с ошибкой)
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
entity dc_1 is
port(x1:in integer ;
y: out bit_vector(7 downto 0));
end dc_1;
architecture functional of dc_1 is
signal a,b:integer;
begin
process(x1)
VARIABLE var1, rm: INTEGER;
begin
var1:=0;
a<=x1;
for i in 0 to 7 loop
y(i)<='0';
end loop;
b<=x1;
l1:for var1 in 0 to 7 loop
b<=b/2;
rm:=b rem 2;
if(b=1) then y(var1)<='1';exit;end if;--Unsupported error: a next or a exit statement is supported only in an unconditional loop
if(rm=0)then y(var1)<='0';next;end if;-- тоже самое
y(var1)<='1';
end loop l1;
end process;
end functional;
E-mail: 
info@telesys.ru
