[an error occurred while processing this directive]
VHDL - синхр загрузка регистра
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
миниатюрный аудио-видеорекордер mAVR

Отправлено Romario 30 июля 2004 г. 20:10


в этой структуре load заводится на R регистра reg
т.е. значение "1111000110000000" игнорируется
if (rising_edge(clk)) then
	if (load='1') then
	    reg <= "1111000110000000";--TO_STDLOGICVECTOR(x"F180");
	else
	    операция с reg
	end if;
end if;

а в этой структуре по load работает mux который грузит в D регистра 
либо Q либо "1111000110000000"
if (rising_edge(clk)) then
	if (load='1') then
	    reg <= TO_STDLOGICVECTOR(x"0000");
	elsif (load='1') then
	    reg <= "1111000110000000";--TO_STDLOGICVECTOR(x"F180");
	else
	    операция с reg
	end if;
end if;

но мне не нужен ресет данного регистра а только загрузка. Причем асинхронная
загрузка работает (по RTL рисуется регистр R PAT, кстати что это? чтото типа Partitional reset? т.е.
анлизируется "1111000110000000" и выставляется либо R либо S каждого триггера?)
Вобщем как заставить сгенерить синх загрузку установкой R и S в зависимости от зн. по сигналу load
без заводки Reset/Set?
синт - Synplify


Составить ответ  |||  Конференция  |||  Архив

Ответы

Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 

Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru