Отправлено Volodymyr 30 июля 2004 г. 11:56

Здравствуйте!

Каким образом можно генерировать случайные (или псевдо) числа на языке VHDL? Мне это нужно для использования в тестбенче, поэтому синтезируемые конструкции мало интересуют.

Спасибо

• Уважаемые, спасибо за помощь! Вопрос номер два: а для генерации больших чисел (128 бит и выше) что-нибудь есть? — Volodymyr   (09.08.2004 12:44, пустое)
  • Привет ! Извини, не заметил твоего последнего вопроса, конфу невниматеьно читал. Для 128 бит и выше принцип такой же. Берешь полином, неприводимый над полем GF(2) нужной тебе степени. Функция генерации таких полиномов по-моему есть в матлабе. И делаешь точно такой же сдвиговый регистр + XOR, но уже с маской, задаваемой твоим полиномом. Тест на С тоже делается просто. Операции многословных сдвигов делаются на С легко, а XOR делается вообще пословно. — Мартовский Котяра   (14.08.2004 23:45, пустое)
• Привет Владимир ! У меня синтезабельный модуль для этого есть. Работает замечательно. — Мартовский Котяра   (01.08.2004 08:48, 1524 байт)
  • Ответ: Котяра, a ты его на верилог не пробовал перевести ? — IEEE   (03.08.2004 18:13, 155 байт)
    • перевод на verilog (спасибо котяре за исходник :-))) — Postoroniy_V   (08.08.2004 01:59, 1308 байт)
      • Причёсаный вариант (XST) (+) — druzhin   (20.08.2004 11:38, 3473 байт)
    • А из синтезаторов пробовал только два. XST и Synplify. Оба скомпилячили превосходно. — Мартовский Котяра   (05.08.2004 01:24, пустое)
      • Для Его Мурлычества Мартовского Кота — LeonY   (06.08.2004 12:45, 124 байт)
        • Леону о том как это работает. — Мартовский Котяра   (07.08.2004 05:22, 3703 байт)
          • Ваше Мурлычество - You are superstar Спасибо — LeonY   (07.08.2004 20:46, пустое)
    • Привет ! Вообще-то я не котяра, а Его Мурлычество Мартовский Кот. Король и Повелитель всея окрестных помоек :) На верилог увы не пробовал. Кстати это у меня сейчас проблема. Хочу перейти на верилог, но не нашел по нему никакого хорошего чтива. Вроде на asicdesign что то было, но сайт сейчас не работает. Не мог бы посоветовать что-то почитать ? — Мартовский Котяра   (05.08.2004 01:21, пустое)
      • Ответ: :) гм... Даже трудно что то сразу по Верилогу порекомендовать. Пошли мне мейл, подыщу что нибудь ... — IEEE   (06.08.2004 12:51, 2 байт)
        • IEEE, превеликое наше Вам благодарственное мяу :) Мануал дошел, вот щас пытаюсь для начала Рида-Соломона на верилоге забабахать. А то америкосов мой VHDL не устраивает, им верилог подавай ! Сеньк вобщем ! — Мартовский Котяра   (09.08.2004 03:06, пустое)
        • Привет ! Пиши на eugenk1@yandex.ru Если случайно помнишь мой старый адрес, забудь его. Там ящик настолько поражен спамом, что от него вообще пришлось отказаться :( — Мартовский Котяра   (07.08.2004 05:25, пустое)
      • При знпнии VHDL выучитьVerilog можно за неделю по обычным хелпам из того же Альдека. — -=Sergei=-   (05.08.2004 18:24, пустое)
        • Увы, все-же не получается, хочется что-то типа мануала, а Cadence похоже перестала его давать. — Мартовский Котяра   (05.08.2004 22:31, пустое)
          • что то вроде мануала от Бибило не видел..есть похожая книжка про verilog у стешенко — Postoroniy_V   (08.08.2004 02:02, пустое)
• library ieee; use ieee.math_real.uniform; — zlyh   (30.07.2004 14:55, 1216 байт)
  • Исходник из ихней древней версии. Правильно вот так: procedure uniform(variable seed1,seed2:inout positive; variable x:out real); — zlyh   (30.07.2004 14:59, пустое)