[an error occurred while processing this directive]
|
задача такая: к плисине подключена внешняя память. модуль, описанный на верилоге формирует адрес для памяти, выставляет его на шину, далее сигнал RD и затем обрабатываем данные считанные из памяти. Но как быть уверенным что память уже выдала данные на шину и их можно считать? Поставить задержку. Верилог не позволяет описать задержку?
E-mail: info@telesys.ru