[an error occurred while processing this directive]
|
при _записи_ PIDL,PIDH и остальные переменные почему то (при виде RTL)
не заносятся в регистр а образуется некое сплетение двунаправленных каких то переменных образов PIDL,PIDH и потом при чтении считывается галиматья.
Если же процесс записи вынести в отдельный компонент то по RTL четко видны защелки а селектор адреса идет на вход Е каждой защелки. Может он (Synplify) как то оптимизирует их хотя PIDL,PIDH подключены у меня к другим портам. м.б. я нетак чтото делаю?
E-mail: info@telesys.ru