Отправлено ux 23 июня 2004 г. 15:34 В ответ на: Всем привет! Может кто-нибудб подскажен как на VHDL написать делитель частоты 40 МГц на 125 отправлено dsp-signal 23 июня 2004 г. 11:45

Берём N-разрядный сумматор, далее на его выходе ставим N-разрядный регистр тактируемый клоком 40 МГц(старший разряд регистра является выходом делителя), далее выход регистра подключаем к одному из входов сумматора. На другой вход сумматора подаём следующую константу:
K = round((2^N)/125). Выходная частота делителя f = 40 МГц * K/2^N при увеличении N стремится к 40 МГц /125 сколь угодно близко.

• Зачем такие сложности, это делается на 3 SRL + (3 - 6) триггеров. — V61   (23.06.2004 16:48, пустое)
  • Подробнее пожалуйста не понимаю вашу терминологию — ux   (23.06.2004 16:50, пустое)
    • Если это Xilinx. — V61   (23.06.2004 18:14, 290 байт)
      • Знаком только с альтерой. Асинхронный счётчик получается. При сбоях в триггерах счётчик не восстановится. У Victor®а более красивое и универсальное решение. — ux   (23.06.2004 18:29, пустое)
• Урезанный DDS. Можно точно разделить с меандром на выходе. — Victor®   (23.06.2004 16:20, пустое)
  • Ессно DDS. Как точно поделить? — ux   (23.06.2004 16:45, пустое)
    • Обогреватели и кондиционеры Томас. — Анатолий Звягинцев   (05.12.2004 19:52, 99 байт, ссылка)
    • Например так. Недавно нашел. Раньше подобное делал на AHDL. — Victor®   (23.06.2004 17:05, пустое, ссылка)
      • Лучше бы примерчик на AHDL ;-) (viva AHDL), но и так понятно. Спасибо. — ux   (23.06.2004 17:52, пустое)