Всем спасибо. Мои опасения подтвердились. буду учить verilog («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Всем спасибо. Мои опасения подтвердились. буду учить verilog

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))