[an error occurred while processing this directive]
А будут ли проблемы, если проект, писанный на Verilog переконвертить в VHDL чем-то типа XHDL. Поделитесь опытом плиз.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Garvic_
17 июня 2004 г. 19:07
Составить ответ
|||
Конференция
|||
Архив
Ответы
Ответ: Просто не надо заниматься этим фуфлом! Была б польза - конверторов было б немеряно!!!!!!!!!!
—
Пятничный хрен
(18.06.2004 19:36,
пустое
)
Провел опыт. VHDL перевел в Verilog и обратно в VHDL. Работать перестал.
—
matyushin
(18.06.2004 16:12,
пустое
)
А в верилоге-то работало?
—
человек
(24.06.2004 11:47,
пустое
)
не проверял
—
matyushin
(25.06.2004 10:32,
пустое
)
Переводчики для этого и созданы,
—
V61
(18.06.2004 12:43, 130 байт)
Первая же попытка у меня не удалась
—
-=Sergei=-
(18.06.2004 10:47, 45 байт)
Всем спасибо. Мои опасения подтвердились. буду учить verilog
—
Garvic_
(21.06.2004 14:11,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru