Отправлено дядя Федя aka yes 13 июня 2001 г. 17:05 В ответ на: Ответ: отправлено Stewart Little 13 июня 2001 г. 15:48

:"не рабочий инструмент" - пол-мира пишут на VHDL

----

а работает железо у другой половины :-)

есть такая почтовая рассылка ESNUG - ведется неким Джефом Куле (были ссылки и из конфы)
он проводил тест - собрались группы возжелавших поучаствовать разработчиков (приблизительно по 10 чел за Verilog и 10 за VHDL) - и им было дано задание синтезировать проект (какой-то реверсивный счетчик)
и прикол в том что до окончательного нетлиста с требуемыми временными параметрами довели 9 (по-моему) из 10 на верилоге и НИ ОДИН на VHDL

этот эксперимент породил кучу флейма и в сети можно все найти (победил по-моему чувак из нВидии - самая малая площадь и самое высокое быстродействие)

в том же ESNUGe есть статистика по использованию языков/средств и коэффициенту выхода работоспособных проектов для языков/средств

это, правда, относится к синтезу с использованием независимых от производителя железа пакетов

--------------------------

то что сейчас используется для FPGA-шек VHDL ИМХО вызвано историческими причинами, в свои средства Альтера и Ксалинкс начали вставлять VHDL раньше...

• Опять двадцать пять ! Я Вам про моделирование, Вы мне про синтез. — Stewart Little   (13.06.2001 18:30, пустое)
  • моделирование чего? — yes   (14.06.2001 12:27, 281 байт)
• A vot i etot experiment(+) — vitA   (13.06.2001 17:48, 2260 байт)
  • Ответ: — vv   (23.06.2001 05:56, 174 байт)