|
|
Я верилог практически не знаю, больше программист, но хотелось бы решить одну задачу. Есть традиционная связка процессор-ПЛИС. В ПЛИС реализован набор интерфейсных модулей, причем в конкретных изделиях они могут использоваться в различных комбинациях. Хотелось бы задавать адреса регистров (на шине процессора) и имена разрядов в одном месте и для программы и для проекта ПЛИС. Решить задачу на препроцессоре у меня не получилось (базовые адреса регистров будут меняться в зависимости от состава модулей, использовать постоянные адреса не хочется, так как адресное пространство ограничено, а многие модули взаимоисключающие). Да и препроцессор у С и верилога разный (к моему большому удивлению). Можно конечно прогонять верилоговские файлы С-шным препроцессором, но задачу это все-равно не решает.
Первое что приходит на ум - написать свою утилитку, которая берет на входе файл описания устройства на некотором языке и генерит заголовочные файлы для С и верилога. После этого транслируется ПЛИС и программа.
Но, может быть, существует какое-то стандартное средство для решения этой достаточно распространенной задачи. Наши схемотехники ничего об этом не слышали и вообще относятся к идее скептически. Хотя это могло бы ускорить разработку и помочь избежать многих ошибок.
E-mail: 
info@telesys.ru
