[an error occurred while processing this directive]
|
входы CLK1, CLK2
выходы CLK2o
промежуточные сигналы CLKt
process (CLK1)
begin
if (CLK1'event and CLK1='1') then
CLKt <= CLK2;
CLK2o <= CLKt;
end if;
end process;
В результате Сигнал CLK2o сдвинут относительно CLK2 на 2 такта CLK1. Но !!!!!! по длительности сигнал CLK2o будет теперь кратен CLK1, если CLK2 изначально не синхронен с CLK1 (например его длина равна 2.5 динам CLK1), то тут начнуться игрища..... надо смотреть более детально итп.
E-mail: info@telesys.ru