[an error occurred while processing this directive]
как мне тогда сделать задержку сигнала на основе другого Clock, более мелкого ???
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Bug
30 марта 2004 г. 12:34
В ответ на:
Не все операторы VHDL являются синтезируемыми. "WAIT FOR time"относится как раз к таким. Интересно, а как вы себе представляете реализацию задержки на 122 нс ?
отправлено DPavlov 30 марта 2004 г. 12:03
Составить ответ
|||
Конференция
|||
Архив
Ответы
На базе CLKDLL в Xilinx и подобных в Альтере
—
-=Sergei=-
(30.03.2004 12:42, 67 байт)
т.е. у меня есть вот такие сигналы -> ...
—
Bug
(30.03.2004 12:52, 165 байт)
В данном случае пропустите CLK2 через два триггера тактируемые CLK1.
—
-=Sergei=-
(30.03.2004 12:55, 46 байт)
а можно пример на VHDL ??? бо я не так давно на нём писать начал, и не совсем ещё освоил
—
Bug
(30.03.2004 13:03,
пустое
)
Ответ:
—
-=Sergei=-
(30.03.2004 13:09, 482 байт)
Ара! то что надо!!! сенкаю безгранично! ps: CLK2 у меня делаеться из CLK1, так что они кратны.
—
Bug
(30.03.2004 13:19,
пустое
)
Чему только в институте учат?
—
Славик
(31.03.2004 10:09,
пустое
)
мне нужно первое, т.е. фазу сдвинуть, только вот я пока не совсем представляю как это сделать
—
Bug
(30.03.2004 12:47,
пустое
)
Ответ: DLL Серега!оляет сдвигать на кратные 90 градусов (у спартана 2)
—
axalay
(30.03.2004 12:53,
пустое
)
Если работать с основной тактовой частотой (+)
—
-=Sergei=-
(30.03.2004 12:58, 249 байт)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru