Я в Veriloge ничего не понимаю. Но по крайней мере полученный RTL не совпадает с блок-схемами в описании FUII_Project.pdf («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Я в Veriloge ничего не понимаю. Но по крайней мере полученный RTL не совпадает с блок-схемами в описании FUII_Project.pdf

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))