[an error occurred while processing this directive]
ЧТо-то кажет, НО только при логическом моделировании. При подцеплении в тест GateLevel-а (синтезнутого проекта) его покрытие не считается, хотя само моделирование идет, сигналы меняются и внутрь залезть можно...
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))