Отправлено DmitriP 15 января 2004 г. 13:14 В ответ на: Был вчера на семинаре фирмы Synopsys. Семинар на английском языке... И без перевода... Но кое-чего понял. В SystemVerilog появилось понятие interface; - позволяет объединить несколько сигналов в виде структуры и связать несколько модулей. Причём объединять можно входные и выходные сигналы. Интересно а в современных версиях VHDL есть что-нибуть подобное? отправлено dsmv 15 января 2004 г. 12:41

Пример использования записи для PCI сигналов:
type pcisig_rec is record
ad : std_logic_vector (31 downto 0);
cben : std_logic_vector (3 downto 0);


framen : std_logic;
irdyn : std_logic;
devseln : std_logic;
trdyn : std_logic;
stopn : std_logic;

end record;

Взято из примера test_bench для Алтеровской PCI-функции

• Для PCI можно объединить сигналы в одну структуру, поскольку все эти сигналы - inout; — dsmv   (15.01.2004 14:55, пустое)