[an error occurred while processing this directive]
Был вчера на семинаре фирмы Synopsys. Семинар на английском языке... И без перевода... Но кое-чего понял. В SystemVerilog появилось понятие interface; - позволяет объединить несколько сигналов в виде структуры и связать несколько модулей. Причём объединять можно входные и выходные сигналы. Интересно а в современных версиях VHDL есть что-нибуть подобное?
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))