Отправлено matel 12 января 2004 г. 16:05

Я MAX+PLUS только начал изучать, поэтому вопрос может показаться смешным. У меня никак не получается написать TestBench для программки на VHDL.
строку g1 : entity work.my_project(www) port map (...
он не понимает. Пишет, что нету в библиотеке work такого элемента, хотя my_project нормально компилирует.В ModelSim всё нормально проходит. Может, кто объяснит в чём проблема или пришлите любую программу с TestBench-ем . Заранее благодарен.

• Ответ: За что Вы так Max+Plus — ......   (14.01.2004 14:49, 1090 байт)
  • Ответ:А зачем тогда Altera поддерживает ModelSim своими библиотеками для vital-симуляции — Ton   (16.01.2004 11:33, пустое)
  • "А связываться с ModelSim - это только время терять " - в корне не верно... — DmitriP   (15.01.2004 13:41, 655 байт)
  • Altera Advanced Synthesis ? — Victor Yurchenko   (14.01.2004 18:33, 129 байт)
    • Ответ: Вот он. — .....   (15.01.2004 22:19, 50 байт)
      • Спасибо, я уже нашел и скачал. — Victor Yurchenko   (16.01.2004 17:07, пустое)
• MAX+PLUS II - это синтез. Моделирование на VHDL не поддерживает — Victor®   (12.01.2004 17:21, пустое)
  • Ответ: Ерунду говорите... — ОС   (12.01.2004 18:33, пустое)
    • Объсните, почему. MAX+PLUS II поддерживает только синтезируемое подмножество VHDL. — Victor®   (14.01.2004 10:30, пустое)
      • Ответ: А вы думаете синтезируемое подмножество языка не может моделироваться. Заверяю вас в обратном может. Другое дело,что поддержка языка VHDL в Max+Plus II оставляет желать лучшего... — ОС   (19.01.2004 14:52, пустое)