|
|
Недавно начал работать с MaxPlus. Дизайн.файл верхнего уровня иерархии - графический т.е. схема. В эту схему вставляется блочок, описанный на VHDL. А проблема такая : при компиляции Max соединяет выходы этого блочка с ногами ИС, что мне абсолютно не нужно. Как на VHDL можно указать компилятору что данная entity-это модуль нижнего уровня иерархии и его входы-выходы это внутренние сигналы ИС и их не надо вести на ножки?
E-mail: 
info@telesys.ru
