[an error occurred while processing this directive]
|
Меняю имена портов верхнего уровня проекта. Тестбенч не меняю. Порты соединены по named mapping. Ни компилятор ни моделятор не ругаются. При моделировании конечно вижу сигналы без driver-а.
Если бы всё было на VHDL-е меня компилятор послал бы... соединить порты правильно.
Так вот если бы всё было в Verilog-е, там проверяется соответствие имён?
Или это кривизна Моделсима?
E-mail: info@telesys.ru