[an error occurred while processing this directive]
|
1. При переводе VHDL кода в графическое изображение (Convert to graphic) объявленные компоненты видны, а соединений, сделанных с помощью signal (WIRE_N <= WIRE_I) нет, хотя при симуляции они явно есть и работают. Может кто знает как помочь.
2. Есть ли в ModelSim клавиша пошагового прохождения кода (вместо кнопки "{}") ? (хелп читал, но не нашёл.)
E-mail: info@telesys.ru