[an error occurred while processing this directive]
|
Создал VHDL-проект, написал несколько процессов, откомпилировал, зашил в ПЛИС - все работает.
Теперь добавил еще один порт fwr : in std_logic, открываю PICE, он мне говорит "Top-Level Block has pins that are not connected to any signals. Do you want them to be treated as user IOs?" Говорю - да. В списке I/O Pins появляется добавленный порт. Назначаю ему ногу, сохраняю.
Теперь запускаю Translate. Он выдает
ERROR:NgdBuild:755 - Line 9 in 'main3.ucf': Could not find net(s) 'fwr' in the
design. To suppress this error use the -aul switch, specify the correct net
name or remove the constraint.
В чем дело? Как правильно добавить порт к уже существующему модулю?
E-mail: info@telesys.ru