немного приятного про XST/synplify VHDL (типа ложка меда в цистерну дегтя) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] немного приятного про XST/synplify VHDL (типа ложка меда в цистерну дегтя)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено yes 29 сентября 2003 г. 17:01

может кто не знает, но латчи и регистры можно описывать в конкарент присвоении - типа так

architecture syn of module is

signal Q,G : std_logic;

begin

Q<= '0' when reset='1' else
'1' when set='1' else
DI when clk'event and clk='1' else
Q;

G<= '0' when reset='1' else
DI when en='1' else
G;

DO<=Q & G;

end syn;

Отправка ответа