[an error occurred while processing this directive]
У тебя верилог. Увы и ах, но Active HDL верилог вообще поддерживает несколько хуже чем vhdl. Возможно в этом дело ?
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Мартовский Котяра
21 сентября 2003 г. 14:14
В ответ на:
Глюк при симуляции в ActivHDL6.1sp1
отправлено RobDSP 18 сентября 2003 г. 13:00
Составить ответ
|||
Конференция
|||
Архив
Ответы
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru