[an error occurred while processing this directive]
Глюк при симуляции в ActivHDL6.1sp1
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено RobDSP 18 сентября 2003 г. 13:00

Обнаружил такую вот вещь- Нарисовал схемку модуля . В нем библиотечный элемент SRL16 и FD из библиотеки VIRTEX. Окомпилил модуль (текст приведен ниже). Так вот если вставить этот модуль в врхний уровень то симулятор перестает применят defparam КО ВСЕМ МОДУЛЯМ параметры которых определяются в проэкте 8-().
Методом проб обнаружилось что симулятору не нравится строчка :
`library("U1","virtex")

В версии 6.1 этого глюка нет.

Проверьте , может это у меня глюк ?

Rob.
-----------------------------
// synopsys translate_off
`ifdef _VCP
`else
`define library(a,b)
`endif
// synopsys translate_on

module FD ( C ,D ,Q ); /*synthesis black_box*/
parameter Init = "R" ;
parameter InstancePath = "*" ;
input C ;
input D ;
output Q ;
endmodule

module SRL16 ( A0 ,A1 ,A2 ,A3 ,CLK ,D ,Q ); /*synthesis black_box*/
parameter InstancePath = "*" ;
input A0 ;
input A1 ;
input A2 ;
input A3 ;
input CLK ;
input D ;
output Q ;
endmodule

module MDelay (CLK,IN,Ou) ;

// ---- User defined diagram parameters --- //

parameter DEL = 1;


// ------------ Port declarations --------- //
input CLK;
wire CLK;
input IN;
wire IN;
output Ou;
wire Ou;

// ----------- Signal declarations -------- //
wire wClk;
wire wIn;
wire wOu;
wire [3:0] wD;

// ----------- Continues assignments -------//

assign wD = (DEL < 2 ? 0:(DEL>17 ? 15:(DEL - 2)));
// -------- Component instantiations -------//

// synopsys translate_off
`library("U1","virtex")
// synopsys translate_on
FD U1
(
.C(wClk),
.D(wOu),
.Q(Ou)
);

// synopsys translate_off
// synthesis translate_on
//`ifdef synthesis
//`endif
// synthesis translate_off
// synopsys translate_on

// synopsys translate_off
`library("U12","virtex")
// synopsys translate_on
SRL16 U12
(
.A0(wD[0]),
.A1(wD[1]),
.A2(wD[2]),
.A3(wD[3]),
.CLK(wClk),
.D(wIn),
.Q(wOu)
);

// synopsys translate_off
// synthesis translate_on
`ifdef synthesis
`endif
// synthesis translate_off
// synopsys translate_on

// ----------- Terminals assignment --------//
// ---- Input terminals --- //
assign wClk = CLK;
assign wIn = IN;

endmodule

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru