Отправлено V61 15 сентября 2003 г. 18:18 В ответ на: а зачем wait 1 ps? это что какое-то стандартное свойство VHDL симулятора. почему нельзя в одном дельта-цикле изменить всю память? отправлено yes 15 сентября 2003 г. 17:18

Значение сигналу присваивается после какой-то задержки, по-идее присвоение должно было бы произойти только для последнего значения (но точно не знаю). Если бы RAM была переменной, проблем бы не возникло. Во втором случае инициализация идет под clk, так, что задержка есть.
RAMBxxx - это не логический модуль, это физическое устройство.
И Вы должны указать синтезатору (в крайнем случае, на сегодняшний день), подключить это устройство.
А запись в цикле будет синтезирована (скорее всего) как память на 4096 регистрах.

• нет - это стандартное описание двухпортовой памяти и оно синтезируется в BRAM (XST, Synplify) — yes   (15.09.2003 18:42, 62 байт)
  • Ответ: На счет BRAM, я не знал — V61   (15.09.2003 18:57, 143 байт)