[an error occurred while processing this directive]
а зачем wait 1 ps? это что какое-то стандартное свойство VHDL симулятора. почему нельзя в одном дельта-цикле изменить всю память?
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
|
Отправлено
yes 15 сентября 2003 г. 17:18
В ответ на: Ответ: Скорее всего отправлено
V61 15 сентября 2003 г. 17:09
|
|
|
|
я специально переписал код с RAMBxxx на такой -
типа портатибилити и все такое, не понимаю - какие могут быть проблемы?
также я не понимаю зачем брать какие-то простейшие Coregen модули (например сумматоры), если по поведенческому описанию синтезируется структура с такой же времянкой
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru